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    • 专利摘要:
    DieErfindung bezieht sich auf eine EEPROM-Zellenstruktur mit einemHalbleitersubstrat (201), einem Speichertransistor (240) und einemAuswahltransistor (242) auf dem Substrat, einem floatenden Übergang(244), der in dem Substrat zwischen den Transistoren ausgebildetist und sich teilweise unterhalb des Speichertransistors erstreckt,und einer Gatedielektrikumschicht in dem Speichertransistor mitentlang einer Längsrichtungungleichmäßiger Dicke,wobei sie übereinem Bereich des floatenden Übergangseinen Tunnelbereich (204a) mit einer Dicke Ttunnel undauf einer dem Auswahltransistor entgegengesetzten Seite des Tunnelbereichseinen kanalseitigen Bereich aufweist.Erfindungsgemäß beinhaltetder kanalseitige Bereich der Gatedielektrikumschicht der EEPROM-Zellenstruktureinen Nahkanalbereich (204b) mit einer gegenüber dem Tunnelbereich größeren DickeTnear > Ttunnel und einen Fernkanalbereich (204c)mit einer gegenüberdem Tunnelbereich kleineren Dicke Tfar < Tnear,wobei sich der Nahkanalbereich zwischen dem Tunnelbereich und demFernkanalbereich befindet.Verwendung in der Technik elektrischlösch-und programmierbarer Festwertspeicher.
    公开号:DE102004025976A1
    申请号:DE102004025976
    申请日:2004-05-18
    公开日:2004-12-16
    发明作者:Jeong-uk Suwon Han；Sung-Taeg Kang；Sung-Woo Park；Seung-beom Suwon Yoon
    申请人:Samsung Electronics Co Ltd；
    IPC主号:H01L21-28
    专利说明:
    [0001] DieErfindung bezieht sich auf eine EEPROM-Zellenstruktur mit ungleichmäßiger Kanaldielektrikumdickeund auf ein zugehörigesHerstellungsverfahren.
    [0002] Derartigeelektrisch lösch-und programmierbare Festwertspeicher (EEPROMs) sind bekannt. 1 ist ein Querschnitt einertypischen herkömmlichenEEPROM-Zellenstruktur 100 mit einem Speichertransistor (MTR) 140 undeinem zugehörigenAuswahltransistor 142 auf einem Substrat 101.Der MTR 140 beinhaltet eine Gatedielektrikumstruktur 156,die einen Gatedielektrikumteil 104a und 104z mitzwei Bereichen unterschiedlicher Dicke T104a undT104z aufweist, wobei T104z>T104a ist.
    [0003] DasLaden/Entladen einer aus einer Polysiliciumschicht bestehenden floatendenGate-Elektrode 116a des MTR 140, über dersich eine dielektrische Zwischenebenenschicht 118a befindet,erhöht/verringertdie Schwellenspannung (Vth) des MTR 140 relativ zu einemnominellen Wert. In der EEPROM-Zellenstruktur 100 wirdein Logikwert von null/eins durch eine erhöhte/verringerte Vth (Vth,d, Vtth,i) oderumgekehrt repräsentiert. Derin dem MTR 100 gespeicherte Logikwert spiegelt sich darinwider, ob eine vorgegebene Lesespannung (Vr) eine ausreichende Höhe aufweist,um den MTR 100 einzuschalten, oder nicht.
    [0004] Wiebei anderen integrierten Schaltkreisen besteht ein fortwährendesAuslegungsziel darin, den EEPROM höher zu integrieren, spezifischdurch Reduzieren der Abmessung der Zellenstruktur. Mit abnehmender Kanallänge L zeigteder MTR 140 Kurzkanaleffekte, die unerwünscht sind. Der Stand der Technikkompensierte dies, indem ein Durchgriffverhinderungsbereich (PTP-Bereich) 149 miteiner höherenDotierstoffkonzentration, z.B. p+-leitend,relativ zu dem Substrat 101 mit niedrigerer Dotierstoffkonzentration,z.B. p–-leitend,gebildet wird.
    [0005] DerErfindung liegt als technisches Problem die Bereitstellung einerEEPROM-Zellenstruktur der eingangs genannten Art sowie eines zugehörigen Herstellungsverfahrensmit weiter verbesserten Eigenschaften zugrunde.
    [0006] DieErfindung löstdieses Problem durch Bereitstellung einer EEPROM-Zellenstruktur mit den Merkmalen desAnspruchs 1 oder 24 und eines Herstellungsverfahrens mit den Merkmalendes Anspruchs 14 oder 26.
    [0007] VorteilhafteWeiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
    [0008] Vorteilhafte,nachfolgend beschriebene Ausführungsformender Erfindung sowie das zu deren besserem Verständnis oben erläuterte herkömmlicheAusführungsbeispielsind in den Zeichnungen dargestellt. Hierbei zeigen:
    [0009] 1 einen Querschnitt einerelektrisch lösch-und programmierbaren Festwertspeicher(EEPROM)-Zellenstruktur gemäß dem Standder Technik;
    [0010] 2 einen Querschnitt einerEEPROM-Zellenstruktur gemäß einerAusführungsformder Erfindung;
    [0011] 3 eine vereinfachte Ansichtgemäß 2, die eine überlagerteSchaltkreisdarstellung enthält;
    [0012] 4 eine Ansicht gemäß 2, die zusätzlicheDicken- und LängenangabenausgewählterKomponenten enthält;und
    [0013] 5A bis 5H Querschnitte verschiedener Stadieneines erfindungsgemäßen Verfahrenszur Herstellung von EEPROM-Zellenstrukturen.
    [0014] 2 ist ein Querschnitt einerelektrisch lösch-und programmierbaren Festwertspeicher(EEPROM)-Zellenstruktur 200 gemäß einerAusführungsformder Erfindung. Die EEPROM-Zellenstruktur 200 beinhalteteinen Speichertransistor (MTR) 240 und einen zugehörigen Auswahltransistor(STR) 242, die auf einem Halbleitersubstrat 201 z.B.aus Polysilicium ausgebildet sind. Der MTR 240 und derSTR 242 sind z.B. FETs, wie MOSFETs. Als ein Beispiel,das fürden Rest der Beschreibung beibehalten wird, kann das Substrat 201 miteinem p-leitenden Dotierstoff dotiert sein; alternativ kann einn-leitender Dotierstoff verwendet werden.
    [0015] DasSubstrat 201 weist folgende, in ihm ausgebildete Bereicheauf: Feldbereiche 202; einen Drain-/Source(D/S)-Bereich 246,der zum STR 242 gehört;einen D/S-Bereich 248, der zum MTR 240 gehört; einenDurchgriffverhinderungs(PTP)-Bereich 249 mit einer höheren Konzentra tion(z.B. p+) eines p-leitenden Dotierstoffsrelativ zu dem Substrat 101 mit einer geringeren (z.B.p–)des p-leitenden Dotiertstoffs; und einen floatenden Übergang 244,der sich zwischen dem MTR 240 und dem STR 242 befindetund sich teilweise unterhalb des MTR 240 erstreckt. Derfloatende Übergang 244 bestehtaus einer doppelt dotierten Drainelektrode (DDD) mit einer Zone 228 geringererKonzentration (z.B. n–) eines n-leitendenDotierstoffs relativ zu einer Zone 206 höherer Konzentration(n+) des n-leitenden Dotierstoffs. Die Zone 206 istder Teil des floatenden Übergangs 244,der sich unterhalb des MTR 240 erstreckt, während dieZone 228 im Wesentlichen in dem Gebiet zwischen dem MTR 240 unddem STR 242 liegt. Die D/S-Bereiche 246 und 248 weiseneine leicht dotierte Drainelektroden(LDD)-Konfiguration auf, diejeweils Zonen 231 und 227 mit einer geringerenDotierstoffkonzentration (z.B. n–),die dem MTR 240 und dem STR 242 benachbart sind,und Zonen 230 und 226 mit einer höheren Dotierstoffkonzentration(z.B. n+) beinhalten, die den Feldbereichen 202 benachbartsind.
    [0016] DasSubstrat 201 kann auch einen optionalen Kompensationsbereich 250 aufweisen,der einen Teil des Kanalbereichs des MTR 240 benachbartzu der Zone 227 des D/S-Bereichs 248 belegt. DasVorhandensein oder das Fehlen des Kompensationsbereichs 250 repräsentiertverschiedene Ausführungsformengemäß der Erfindung.Der Kompensationsbereich weist eine geringere Dotierstoffkonzentration(z.B. n–)auf als die Zone 227 des D/S-Bereichs 248.
    [0017] DerMTR 240 und der STR 242 weisen jeweils eine Doppelgate-Architektur mit floatendemGate und Steuergate auf. Der MTR 240 beinhaltet folgendeElemente: eine Gatedielektrikumstruktur 256, z.B. ein Oxid vonSilicium, mit Teilen 204a, 204b, 204c und 204d undeinen Gateaufbau 222a mit einer floatenden Gateschicht 216a,z.B. aus Polysilicium, einer dielektrischen Struktur 218a,z.B. einer Oxid-Nitrid-Oxid(ONO)-Struktur,und einer Steuergateschicht 220a, z.B. aus Polysi licium.Die Gatedielektrikumteile 204b und 204c entsprechenzusammen der herkömmlichenStruktur von 1. Zusammengenommenrepräsentierendie Gatedielektrikumteile 204b und 204c eine ungleichmäßige Dickedes Gatedielektrikummaterials, währendim Gegensatz dazu die Dicke T104z des Gatedielektrikumteils 104z in 1 gleichmäßig ist.
    [0018] DerGatedielektrikumteil 204a befindet sich über derZone 206 des floatenden Übergangs 244 und entsprichtdem Tunnelbereich des MTR 240, durch den primär das Laden-/Entladen über Fowler-Nordheim(F-N)-Tunneln stattfindet.F-N-Tunneln ist der prinzipielle Mechanismus, durch den die floatendeGateelektrode 216a geladen/entladen wird, um Vth zu erhöhen/verringern.Die Gatedielektrikumteile 204b und 204c befindensich überdem Kanalbereich in dem Substrat 201. Dabei können dieGatedielektrikumteile 204b und 204c als Nahkanal-bzw. Fernkanalteile beschrieben werden, da sie vergleichsweise dichterbei beziehungsweise entfernter von sowohl dem Tunnelbereich alsauch dem Gatedielektrikumteil 204a liegen. Der Gatedielektrikumteil 204e befindetsich (auch) überder Zone 206, an einer Seite des Gatedielektrikumteils 204a entgegengesetztzu dem Gatedielektrikumteil 204b und zwischen dem Gatedielektrikumteil 204a unddem STR 242.
    [0019] DieDicken Tnear Und Tedge derGatedielektrikumteile 204b bzw. 204d sollten signifikanthöher alseine Dicke Ttunnel des Gatedielektrikumteils 204a sein,d.h. Tnear>Ttunnel beziehungsweise Tedge>Ttunnel,um das Gebiet ZU begrenzen, durch das Tunneln stattfindet. Außerdem solltedie Dicke Tfar des Gatedielektrikumteils 204c signifikantgeringer als Tnear sein, d.h. Tfar<Tnear DieDicke Ttunnel kann ungefähr gleich der Dicke Tfar sein, d.h. Ttunnel≈Tfar.Die Dicke Tedge des Gatedielektrikumteils 204d undeine Dicke TSTR der Gatedielektrikumstruktur 204e können jeweilszwecks Fertigungseffizienz ungefährgleich der Dicke Tnear sein, d.h. Tedge≈Tnear und TSTR≈Tnear.Außerdemliegt ein Dickenverhältnis(Tnear/Ttunnel)im Bereich 1<Tnear/Ttunnel<(≈4),undein Verhältnisder Dicken (Tnear/Tfar)liegt im Bereich 1<Tnear/Tfar<(≈4).
    [0020] Einelaterale Abmessung Lnear des Nahkanalbereichs 204b sollteLnear≥0,1μm betragen,um das Tunneln auf einen Bereich zu begrenzen, der dem Gatedielektrikumteil 204a entspricht.Dasselbe gilt fürdie Länge desKantenbereichs 204d, der dem Gatedielektrikumteil 204d entspricht.
    [0021] DerSTR 242 beinhaltet entsprechend ein Gatedielektrikum 204e undeinen Gateaufbau 222b mit einer floatenden Gateschicht 216b,z.B. aus Polysilicium, einer dielektrischen Struktur 218b,z.B. einer ONO-Struktur, und einer Steuergateschicht 220b,z.B. aus Polysilicium. Auf den Gatedielektrikumstrukturen 256 und 204e können bezüglich Schichten 216a/b bis 220a/b desjeweiligen Gateaufbaus 222a/b auch andere Schichtmaterialienund/oder Schichtfolgen benutzt werden, die typischerweise in einemFET anzutreffen sind, und zwecks Kürze wird dies jeweils als Gateaufbau 222a/b bezeichnet.
    [0022] DieZellenstruktur 220 beinhaltet außerdem äußere Seitenwandabstandshalter 252,die sich überden Zonen 231 beziehungsweise 227 befinden, undSeitenwandabstandshalter 254, die den Abstandshaltern 252 entsprechen,sich jedoch währendihrer Bildung miteinander verbinden.
    [0023] Beider Entwicklung der Erfindung wurde das folgende Problem mit demStand der Technik gemäß 1 erkannt und die Physikdesselben bestimmt. Vor der Verwendung des PTP-Bereichs 149 wurdetypischer weise eine Lesespannung Vr von 1,8V an die EEPROM-Zellenstruktur 100 angelegt.Eine Verwendung des PTP-Bereichs 149 gemäß dem Standder Technik erhöhtsowohl Vth,d als auch Vth,i gleichmäßig um einen Betrag ΔVPTP. Demzufolge umfasst die typische Verteilung{(Vth,d+ΔVPTP)i} von (Vth,d+ΔVPTP)i-Werten danneinen oberen Bereich {Vth(i),d(+)}, derWerte größer alsVr aufweist. Ein Fall, bei dem der MTR 140 einen Wert Vth,d(+) aufweist, wird stets so interpretiert,als sei der gleiche Logikwert gespeichert, ungeachtet des aktuellgespeicherten Logikwerts, da Vth,d(+)>Vr ist,was ein Problem darstellt. Eine stark vereinfachende Lösung für dieses Problembesteht darin, dies durch entsprechendes Erhöhen von Vr um ΔVPTP zu kompensieren, d.h. Vr simplistic=Vr+ΔVPTP. Diese stark vereinfachende Kompensationerhöhtjedoch entsprechend den Leistungsverbrauch, was ebenfalls ein Problemdarstellt. Bei Verwendung einer EEPROM-Zellenstruktur 100 ineiner Vorrichtung mit geringem Leistungsverbrauch, z.B. einer kleinen,batteriebetriebenen Vorrichtung, wie einer Smartcard, ist Vr simplistic besondersunerwünscht.Stattdessen ist eine Technologie wünschenswert, bei welcher derSchwellwert Vth PTP=Vth pre-PTP+ΔVPTP mit PTP-Bereich als Kompensation für die PTP-induzierteErhöhungder Schwellenspannung verringert werden kann. Ausführungsformengemäß der Erfindungzeigen unter anderem eine gleichmäßige Abnahme von Vth, d.h. ΔVnon- uni,channel-dielec≈ΔVPTP,was Folgendes erreicht:
    [0024] Einederartige verringerte oder kompensierte Vth, nämlich Vth comp, gemäß einemAspekt der Erfindung erklärtsich folgendermaßen.Die Gatedielektrikumstruktur 256 des MTR 240 wirdderart gebildet, dass die Gatedielektrikumteile 204b und 204c zusammeneine ungleichmäßige Dickedes Gatedielektrikummaterials überdem Kanal repräsentieren.Der Grad an Ungleichmäßigkeitist signifikant höherals er aus Fertigungstoleranzen resultieren könnte, die mit der Fertigungeiner Schicht mit gleichmäßiger Solldickeverknüpftsind. Eine derartige ungleichmäßige Dickedes Gatedielektrikummaterials überdem Kanal, die durch die Gatedielektrikumteile 204b und 204c zusammengenommenrepräsentiertwird, erreicht eine gleichmäßige Verringerungvon VthPTP um ΔVnon- uni,channel-dielec≈–ΔVPTP.
    [0025] Detaillierterkann der MTR 240 durch den folgenden Schaltkreis dargestelltwerden:
    [0026] Dieserweist seriell verschaltete Kondensatoren C1=C218a undC2=C256 auf, wobei C2 mit 0V verbunden ist.Währenddes Ladens ist V1 eine hohe Spannung (VH),d.h. V1=VH, und wird an die Steuergateschicht 220a angelegt,währendV3 gleich 0V ist, d.h. V3=0V, und an den floatenden Übergang 244 angelegtwird. Im Gegensatz dazu wird währenddes Entladens V1=0V an die Steuergateschicht 220 angelegt,währendV3=VH an den floatenden Übergang 244 angelegtwird. Die Spannung V1 teilt sich über die Kondensatoren C1 und C2hinweg auf, um V2 wie folgt zu ergeben: V2 = V1·Cdn/(C218a + C256), (2)wobeiCdn/(C218a + C256) das kapazitive Kopplungsverhältnis undCdn die Kapazität des Kondensators ist, der demKnoten am nächstenliegt, an den VH angelegt wird. Es ist zuerwähnen,dass V2 direkt proportional dazu ist, wie stark der MRT 240 geladen/entladenist.
    [0027] Esist außerdemzu erwähnen,dass C256=C204c+C204b+C204a+C204d. Entsprechend kann der Schaltkreis S1wie folgt neu dargestellt werden:
    [0028] DieKapazitätenC204b und C204d derGatedielektrikumteile 204b und 204d sind sehrviel kleiner als die KapazitätenC204a und C204c derGatedielektrikumteile 204a beziehungsweise 204c.So kann der Schaltkreis Nr. 2 wie folgt nochmals neu dargestelltwerden:
    [0029] 3 ist eine vereinfachteVersion von 2, die denSchaltkreis S3 in Überlagerungdes MTR 240 zeigt. In Gleichung 3 sind die Kapazitäten C204b und C204d vernachlässigbar,wodurch sich ergibt: V2= V1·Cdn/(C218a + C204c + C204a) (4)
    [0030] Gleichung4 erleichtert die Erläuterungder gleichmäßigen Verringerungvon Vth z.B. als Kompensation von Vth PTP gemäß Ausführungsformender Erfindung. Wiederum ist währenddes Ladens V1=VH und wird an die Steuergateschicht 220a angelegt,währendV3=0V ist und an den floatenden Übergang 244 angelegtwird, so dass Cdn=C218a ist.Eine Substitution in Gleichung 4 ergibt die folgende Gleichung: V2charge =VH·C218a/(C218a + C204c + C204a). (5)
    [0031] Wiederumist währenddes Entladens V1=0V und wird an die Steuergateschicht 220a angelegt,währendV3=VH ist und an den floatenden Übergang 244 angelegtwird, wobei Cda=C204a ist.Eine Substitution in Gleichung 4 ergibt die folgende Gleichung: V2discharge =VH·C218a/(C218a + C204c + C204a). (6)
    [0032] EinVergleich der Gleichungen 5 und 6 ergibt folgende Proportionalitätsbeziehungen: V2charge ∝ (C218a + C204c + C204a)–1 und V2discharge ∝ (C218a +C204c + C204a)–1 undsomit verallgemeinert: V2MTR240 ∝ (C218a + C204c + C204a)–1. (7)
    [0033] ImGegensatz dazu ist die Proportionalität von V2 gemäß dem MTR 140 von 1 wie folgt: V2MTR140 ∝ (C118a + C104c)–1. (8)
    [0034] Diedurch die zusammengenommenen Gatedielektrikumteile 204c und 204b repräsentierteUngleichmäßigkeitgemäß Ausführungsformender Erfindung bringt somit einen zusätzlichen Term im Nenner der V2-Proportionalität ein, nämlich C204c. Mit anderen Worten existiert gemäß Ausführungsformender Erfindung die Proportionalität V2MTR240 ∝ (C204c)–1. (9)
    [0035] ImGegensatz dazu gibt es beim Stand der Technik von 1 den Term der V2MTR140-Proportionalität entsprechendC204c nicht. Somit kann der Gatedielektrikumteil 204c dazuverwendet werden, Vth zu verringern.
    [0036] UnterAusnutzung der Tatsache, dass die Kapazität umgekehrt proportional zurDicke ist, kann die KapazitätC204c erhöht werden, indem Tfar aufweniger als Ttunnel verringert wird, d.h.Tfar<Ttunnel. Eine Erhöhung von C204c reduziertV2MTR240 relativ zum Wert V2MTR140 beimStand der Technik von 1.
    [0037] Dieungleichmäßige Dickedes Gatedielektrikummaterials, die gemäß Ausführungsformen der Erfindungdurch die Gatedielektrikumteile 204b und 204c zusammengenommenrepräsentiertwird, resultiert in kleineren V2-Werten im Vergleich zum Stand derTechnik von 1, d.h.V2MTR240<V2MTR140, was bewirkt, dass der MTR 240 wenigerstark als der MTR 140 von 1 aufgeladenwird. Eine derartige schwächereAufladung führtzu einer vergleichsweise reduzierten Schwellenspannung Vth. Außerdem bewirktdie Dickenungleichmäßigkeit,die gemäß Ausführungsformender Erfindung durch die Gatedielektrikumteile 204b und 204c zusammengenommenrepräsentiertwird, dass der MTR 240 stärker als der MTR 140 von 1 entladen wird. Eine derartigestärkereEntladung resultiert ebenfalls in einer vergleichsweise reduziertenSchwellenspannung Vth. Folglich erzielt der Nettoeffekt der Dickenungleichmäßigkeit,die durch die Gatedielektrikumteile 204b und 204c zusammengenommenrepräsentiertwird, eine gleichmäßige Abnahmevon Vth PTP um ΔVnon-uni,gate-dielec≈–ΔVPTP.Mit anderen Worten wird die unerwünschte Zunahme der SchwellenspannungVth aufgrund der Verwendung eines PTP-Bereichs durch den Nettoeffektder Dickenungleichmäßigkeitkompensiert, die durch die Gatedielektrikumteile 204b und 204c zusammengenommenrepräsentiertwird.
    [0038] Dasvorstehend angegebene Beispiel wird nunmehr mit ungefähren, beispielhaftenZahlenwerten für einigeder Parameter der EEPROM-Zellenstruktur 200 erweitert,wie in der folgenden Tabelle gezeigt ist. 4 ist eine Version von 2, welche die Dicken und Längen zeigt,die fürdieses Beispiel nachstehend erwähnt sind.Die LängeLMTR ist diejenige des MTR 240.Die Längender Gatedielektrikumteile 204a bis 204d sind mit La, Lb, Lc beziehungsweiseLd bezeichnet.
    [0039] Diespezifischen Werte der Längenund Dicken in der vorstehenden Tabelle sind selbstverständlich lediglichBeispiele und nicht beschränkend.
    [0040] Nunmehrwerden Beispiele von Verfahren zur Herstellung von Ausführungsformender Erfindung, insbesondere solche gemäß 2, unter Bezugnahme auf die 5A bis 5H erörtert,die Querschnitte verschiedener Stadien bei der Herstellung der erfindungsgemäßen EEPROM-Zellenstruktur 200 zeigen.In 5A wird das Substrat 201 mitLeitfähigkeitvom p-Typ bereitgestellt. Der PTP-Bereich 249 wird durch Ionenimplantation vonz.B. Bor mit 700keV und 2,0·1013/cm2 und mit 50keVund 1,5·1012/cm2 gebildet.Als nächsteswerden die Feldbereiche 202 gebildet. Eine erste Gatedielektrikumschicht 204 wirdmit einer Dicke von etwa 24nm bis 28nm gebildet. Dann wird eineweitere Ionenimplantation durchgeführt, um die Zone 206 mitn-leitenden Störstellenz.B. unter Verwendung von Phosphor mit 50keV bis 70keV und 7,0·1013/cm2 bis 1,0·1014/cm2 oder Arsen mit60keV bis 120keV und 7,0·1013/cm2 bis 1,5·1014/cm2 zu erzeugen.
    [0041] In 5B wird die erste Schicht 204 strukturiert,und dann werden Bereiche entfernt, die sich über Gebieten 208 und 210 befinden,die späterbei der Herstellung dem Tunnelbereich beziehungsweise dem Fernkanalbereichentsprechen.
    [0042] In 5C wird optional eine weitereIonenimplantation durchgeführt,um den Kompensationsbereich 250 z.B. unter Verwendung vonArsen mit 25keV bis 45keV und 2,0·1011/cm2 bis 5,0·1011/cm2 zu erzeugen. Wenn der Bereich 250 erzeugtwird, ist die Konzentration der n-leitenden Störstellen in der Zone 206 erhöht.
    [0043] In 5D wird eine zweite Gatedielektrikumschicht 204 miteiner Dicke von etwa 7nm bis 8nm gebildet, was zu Gatedielektrikumteilen 204c, 204b, 204a und 204y führt.
    [0044] In 5E wird eine floatende Gateschicht 216 z.B.aus Polysilicium mit einer Dicke von etwa 100nm bis 200nm gebildet.
    [0045] In 5F wird eine dielektrischeSchichtfolge 218, z.B. eine ONO-Schichtfolge, gebildet,die eine untere Oxidschicht mit einer Dicke von etwa 5nm, eine Nitridschichtmit einer Dicke von etwa 8nm und eine obere Oxidschicht mit einerDicke von etwa 6nm aufweist. Dann wird eine Steuergateschicht 220 z.B.aus Polysilicium mit einer Dicke von etwa 100nm bis 200nm gebildet,was zu einem entsprechenden zwischenzeitlichen Aufbau 502 führt.
    [0046] In 5G wird der zwischenzeitlicheAufbau 502 strukturiert, und es werden Bereiche selektiventfernt, um den Anfang des MTR 240 und des STR 242 zudefinieren. Als Ergebnis wird der Gatedielektrikumteil 204y inden Gatedielektrikumteil 204d des Anfangs des MTR 240 undden Gatedielektrikumteil 204e des Anfangs des STR 242 strukturiert.Dann wird eine weitere Ionenimplantation durchgeführt, umAnfängeder Zonen 227, 228 und 231 mit einergeringeren Konzentration (n–) von n-leitenden Störstellenz.B. unter Verwendung von Arsen mit 25keV und 2,0·1014/cm2 zu erzeugen.In 5H werden zunächst die äußeren Seitenwandabstandshalter 252 und 254 gebildet.Danach wird eine weitere Ionenimplantation durchgeführt, umdie Zonen 226 und 230 mit einer höheren Konzentration(n+) von n-leitenden Störstellen z.B. unter Verwendungvon Arsen mit 50keV und 5,0·1015/cm2 zu bilden.Die Anfangszone wird entsprechend auf n+-Konzentrationangehoben. Dann wird eine weitere Ionenimplantation durchgeführt, umdie Zone 228 zu einer n–-Konzentrationzurückzu verändern,z.B. unter Verwendung von Phosphor mit 90keV und 8,0·1012/cm2. Anschließend werdenauf einer Seitenwand des MTR und STR die inneren Seitenwandabstandshalter 252 und 254 gebildet.
    权利要求:
    Claims (27)
    [1] EEPROM-Zellenstruktur mit – einemHalbleitersubstrat (201), – einem Speichertransistor(240) und einem Auswahltransistor (242) auf demSubstrat – einemfloatenden Übergang(244), der in dem Substrat zwischen den Transistoren ausgebildetist und sich teilweise unterhalb des Speichertransistors erstreckt,und – einerGatedielektrikumschicht in dem Speichertransistor mit entlang einerLängsrichtungungleichmäßiger Dicke,wobei sie übereinem Bereich des floatenden Übergangseinen Tunnelbereich (204a) mit einer Dicke Ttunnel undauf einer dem Auswahltransistor entgegengesetzten Seite des Tunnelbereichseinen kanalseitigen Bereich aufweist, dadurch gekennzeichnet,dass – derkanalseitige Bereich der Gatedielektrikumschicht einen Nahkanalbereich(204b) mit einer gegenüber demTunnelbereich größeren DickeTnear>Ttunnel und einen Fernkanalbereich (204c)mit einer gegenüberdem Tunnelbereich kleineren Dicke Tfar<Tnear umfasst,wobei sich der Nahkanalbereich zwischen dem Tunnelbereich und demFernkanalbereich befindet.
    [2] EEPROM-Zellenstruktur nach Anspruch 1, dadurch gekennzeichnet,dass Ttunnel≈Tfar.
    [3] EEPROM-Zellenstruktur nach Anspruch 1 oder 2, dadurchgekennzeichnet, dass wenigstens eine der beiden folgenden Beziehungengilt: 1<Tnear/Ttunnel<(≈4)und/oder 1<Tnear/Tfar<(≈4).
    [4] EEPROM-Zellenstruktur nach einem der Ansprüche 1 bis3, dadurch gekennzeichnet, dass Tnear ungefähr gleichder Dicke einer Gatedielektrikumschicht (204e) des Auswahltransistorsist.
    [5] EEPROM-Zellenstruktur nach einem der Ansprüche 1 bis4, dadurch gekennzeichnet, dass für eine laterale Abmessung desNahkanalbereichs Lnear gilt Lnear≥0,1μm.
    [6] EEPROM-Zellenstruktur nach einem der Ansprüche 1 bis5, dadurch gekennzeichnet, dass die Gatedielektrikumschicht in demSpeichertransistor des Weiteren einen Kantenbereich (204d)beinhaltet, der eine Dicke Tedge≈Tnear aufweistund sich auf einer Seite des Tunnelbereichs entgegengesetzt zu demNahkanalbereich befindet.
    [7] EEPROM-Zellenstruktur nach einem der Ansprüche 1 bis6, dadurch gekennzeichnet, dass – das Substrat einen erstenLeitfähigkeitstypaufweist und – einschwach dotierter Kompensationsbereich (250) eines zweitenLeitfähigkeitstypsin dem Substrat unterhalb des Fernkanalbereichs der Gatedielektrikumschichtausgebildet ist.
    [8] EEPROM-Zellenstruktur nach Anspruch 7, dadurch gekennzeichnet,dass ein Gebiet des Kompensationsbereichs selbstjustiert zu demGebiet des Fernkanalbereichs der Gatedielektrikumschicht angeordnetist.
    [9] EEPROM-Zellenstruktur nach Anspruch 7 oder 8, dadurchgekennzeichnet, dass – derKompensationsbereich eine Tiefe dcomp aufweistund – einSource-Bereich mit einer Tiefe dsource>dcomp indem Substrat benachbart zu dem Kompensationsbereich ausgebildetist.
    [10] EEPROM-Zellenstruktur nach einem der Ansprüche 7 bis9, dadurch gekennzeichnet, dass der Leitfähigkeitstyp des Kompensationsbereichsn-leitend ist.
    [11] EEPROM-Zellenstruktur nach einem der Ansprüche 1 bis10, dadurch gekennzeichnet, dass das Gatedielektrikum ein Oxid ist.
    [12] EEPROM-Zellenstruktur nach einem der Ansprüche 1 bis11, dadurch gekennzeichnet, dass – der Auswahltransistor eineGatedielektrikumschicht beinhaltet und – jeder der Transistoren desWeiteren beinhaltet: – einefloatende Gateschicht aus Polysilicium auf der Gatedielektrikumschicht, – eine weiteredielektrische Schicht auf der floatenden Gateschicht und – eine Steuergateschichtaus Polysilicium auf der weiteren dielektrischen Schicht.
    [13] EEPROM-Zellenstruktur nach Anspruch 12, dadurchgekennzeichnet, dass das weitere Dielektrikum ein ONO-Material ist.
    [14] Verfahren zur Herstellung einer EEPROM-Zellenstrukturmit ungleichmäßiger Dickedes Kanaldielektrikums, gekennzeichnet durch folgende Schritte: – Bildeneiner ersten Gatedielektrikumschicht (204) auf einem Halbleitersubstrat(201) mit einem ersten, einem zweiten und einem drittenGebiet füreinen späterenTunnel-, Nahkanal- be ziehungsweise Fernkanalbereich, wobei das ersteund das dritte Gebiet durch das zweite Gebiet getrennt sind, – selektivesEntfernen von Bereichen der ersten Schicht über dem ersten und dem drittenGebiet, – Bildeneiner zweiten Gatedielektrikumschicht auf der ersten Schicht undfreiliegenden Bereichen des Substrats, wobei die Dicken Ttunnel, Tnear undTfar des dielektrischen Gatematerials über demersten, dem zweiten beziehungsweise dem dritten Gebiet die BeziehungenTnear>Ttunnel und Tnear>Tfar aufweisen, – aufeinanderfolgendesBilden zusätzlicherSchichten auf der zweiten Gatedielektrikumschicht als Komponenteneines Transistors und – selektivesEntfernen von Bereichen der ersten, der zweiten und der zusätzlichenSchichten, um den Anfang eines Speicher- und eines Auswahltransistors derartzu definieren, dass sich das erste, das zweite und das dritte Gebietunter dem Speichertransistor befinden.
    [15] Verfahren nach Anspruch 14, dadurch gekennzeichnet,dass Ttun nel≈Tfar gilt.
    [16] Verfahren nach Anspruch 14 oder 15, dadurch gekennzeichnet,dass wenigstens eine der beiden folgenden Beziehungen gilt: 1<Tnear/Ttunnel<(≈4)und/oder 1<Tnear/Tfar<(≈4).
    [17] Verfahren nach einem der Ansprüche 14 bis 16, dadurch gekennzeichnet,dass Tnear ungefähr gleich der Dicke einer Gatedielektrikumschichtdes Auswahltransistors ist.
    [18] Verfahren nach einem der Ansprüche 14 bis 17, dadurch gekennzeichnet,dass füreine laterale Abmessung Lnear des Nahkanalbereichsgilt Lnear≥0,1μm.
    [19] Verfahren nach einem der Ansprüche 14 bis 18, dadurch gekennzeichnet,dass der Schritt des selektiven Entfernens von Bereichen der erstenSchicht zu einer Dicke Tedge des dielektrischenGatematerials über einemvierten Gebiet führt,das sich an einer Seite des ersten Gebiets entgegengesetzt zu demzweiten Gebiet befindet und einen Kantenbereich bildet, wobei dieBeziehung Ted ge≈Tnear gilt.
    [20] Verfahren nach einem der Ansprüche 14 bis 19, dadurch gekennzeichnet,dass – dasSubstrat einen ersten Leitfähigkeitstypaufweist und – dasVerfahren des Weiteren die Bildung eines schwach dotierten Kompensationsbereichsmit einem zweiten Leitfähigkeitstypim dritten Gebiet des Substrats umfasst.
    [21] Verfahren nach Anspruch 20, weiter dadurch gekennzeichnet,dass sich der Kompensationsbereich bis zu einer Tiefe dcomp erstrecktund ein Source-Bereich bis hinunter zu einer Tiefe dsour ce>dcomp in dem Substrat gebildet wird.
    [22] Verfahren nach Anspruch 20 oder 21, weiter dadurchgekennzeichnet, dass der Leitfähigkeitstypdes Kompensationsbereichs n-leitend ist.
    [23] Verfahren nach einem der Ansprüche 14 bis 22, weiter gekennzeichnetdurch die Verwendung von Oxid als Material für die erste und zweite Gatedielektrikumschicht.
    [24] EEPROM-Zellenstruktur mit ungleichmäßiger Gatedielektrikumdickemit – einemHalbleitersubstrat (201), – einem Speichertransistor(240) und einem zugehörigenAuswahltransistor (242) auf dem Substrat und – einemfloatenden Übergang(244), der in dem Substrat zwischen den Transistoren ausgebildetist und sich teilweise unterhalb des Speichertransistors erstreckt, dadurchgekennzeichnet, dass – dieDicke eines Gatedielektrikumschichtbereichs, der sich über einemKanalbereich befindet, in einem Maß ungleichmäßig ist, das signifikant größer alsjenes ist, das aus einer Fertigungstoleranz resultiert, die mitder Herstellung einer Schicht mit gleichmäßiger Dicke verknüpft ist.
    [25] EEPROM-Zellenstruktur nach Anspruch 24, dadurchgekennzeichnet, dass eine Dicke Tfar derGatedielektrikumschicht überdem Kanalbereich, der weiter weg von dem Auswahltransistor angeordnetist, geringer als eine Dicke Tnear einesTeilbereichs der Gatedielektrikumschicht über dem Kanalbereich ist, derdichter bei dem Auswahltransistor angeordnet ist.
    [26] Verfahren zur Herstellung einer EEPROM-Zellenstrukturmit ungleichmäßiger Gatedielektrikumdicke, gekennzeichnetdurch folgende Schritte: – Bildeneiner ersten Gatedielektrikumschicht auf einem Halbleitersubstrat, – selektivesEntfernen von Bereichen der ersten Schicht über vorgegebenen Gebieten desSubstrats, – Bildeneiner zweiten Gatedielektrikumschicht auf der ersten Schicht undfreigelegten Bereichen des Substrats, – aufeinanderfolgendes Bildenvon zusätzlichenSchichten als Komponenten eines Transistors auf der zweiten Schichtund – selektivesEntfernen von Bereichen der ersten, der zweiten und der zusätzlichenSchichten, um den Anfang eines Speichertransistors und eines zugehörigen Auswahltransistorszu definieren, – wobeidie übereinem Kanalbereich liegende Dicke an dielektrischem Gatematerialin dem Anfangsspeichertransistor bis zu einem Maß ungleichmäßig ist, das signifikant größer istals jenes, das aus einer Fertigungstoleranz resultiert, die mitder Fertigung einer Schicht mit gleichmäßiger Dicke verknüpft ist.
    [27] EEPROM-Zellenstruktur nach Anspruch 26, weiter gekennzeichnetdurch ein selektives Entfernen von Bereichen der ersten Schichtderart, dass die resultierende Dicke Tfar einesTeils des dielektrischen Gatematerials über dem Kanalbereich, der weitervon dem Auswahltransistor entfernt angeordnet ist, geringer alsdie resultierende Dicke Tnear eines Teilsdes dielektrischen Gatematerials über dem Kanalbereich ist, derdichter bei dem entsprechenden Auswahltransistor angeordnet ist.
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